AMD auf dem Weg zum Earnings-Crossover mit Intel (Seite 2464)

[Kpf]

Antwort auf Beitrag Nr.: 27.348.708 von BUGGI1000 am 01.02.07 15:55:07

@buggi

Was er mit 110nm meinte war der Mix allgemein.

Ja. So hat er's gesagt. Schullige, ich wollte mit der schlampigen Übersetzung keine religiösen Gefühle verletzen.

K.

[Wörns]

@SPSN
Um es nochmal wörtlich zu sehen:
"...Cambou said that Spansion is looking to produce ORNAND on 45nm at Fab 25 in 2007..."
"Looking to produce" kann vieles sein. Es muss noch nicht einmal bedeuten, dass das Produkt auch funktioniert. MfG

[Dresdenboy]

Antwort auf Beitrag Nr.: 27.346.649 von Kpf am 01.02.07 14:27:21

@Prozessor-Surrogate, Torrenza, MCPs etc.:
Wie nun schon festgestellt, reichen die S1207-Pins nicht aus, um weitere Speicherkanäle herauszuführen. Für einen 4. HT-Link wird es vllt. noch reichen, denn soviel mehr Leitungen braucht DDR2 nicht gegenüber DDR1.

Inwiefern der L3 bei Torrenza eine Rolle spielt, kann noch diskutiert werden. Für mich sieht dessen Einfügung einfach nach einer Entlastung des (optimalerweise aufgeteilten) Memory Controllers aus. Der L3 ist direkt an SRQ/XBar/IMC angebunden u. steht somit jener Einheit als nächste Ressource zur Verfügung. Die Cores schicken nur Anfragen wie gehabt, wenn sie diese nicht selbst im Cache haben. Da der IMC shared ist, ist der L3 damit automatisch auch shared.

Die Processor-Replacements können auch dazu dienen, den Speicher auf einem Board über noch nicht besetzte Sockel zu erweitern. Die Bandbreite wird damit auch erhöht. Das wäre auch eine schöne Option für Kunden, die z.B. später upgraden wollen, aber schonmal mit den Systemen arbeiten wollen, ohne anfangs alle Sockel zu besetzen.

Eigentlich kaputte Dies noch für 30-50€ zu verkaufen, wäre gar nicht mal verkehrt.


@TDP:
Die Throttling-Patente existieren u. evtl. wird das auch schon in kommenden Prozessoren stattfinden. Aber selbst ohne Throttling wäre das möglich, da man nirgendwo außerhalb von AMD Code finden dürfte, welcher ständig gleichzeitig alle Recheneinheiten, Caches und I/O-Einheiten aktiviert, wo dann wirklich die max. Stromaufnahme u. damit TDP eine Rolle spielen würde.

[BUGGI1000]

@Klaus
"
Aber Bertrand hat klipp und klar gesagt dass der Output im letzten Quartal 110nm war.
"

Klaus, warum diese Halbwahrheiten?
FAB25 ist auf 90nm unterwegs und wird demnächst fast vollständig
mit 90nm laufen. Was er mit 110nm meinte war der Mix allgemein.
Da viel Low-End nachgefragt wurde, war eben der Mix eher bei 110nm,
aber das ist in dem Falle keine Überraschung.

45nm in 2007 kann man sich abschminken, höchstens Samples ... wir
haben ja bis dato noch nicht einmal 65nm Volumen, auch wenn das
demnächst von den Bändern läuft.

BUGGI

[Wörns]

@Stefan
Danke für die Berichtigung. Im Link steht es ja definitiv anders. MfG

[Kpf]

Antwort auf Beitrag Nr.: 27.347.678 von Wörns am 01.02.07 15:14:43

@Werner

in den Cores fehlerhafte CPUs zu billigen "Bandbreitenknechten" umkonfektioniert.

Das kann ich mir gut vorstellen.

MCP scheidet aus. Zuwenig Pins. Im übrigen hätt man sonst vielleicht besser gleich einen zweiten MCP aufs die genommen.

Im Hinblick auf die Plattform, ich glaub man versteht die Architektur von Barcelona viel besser wenn man sie im Torrenza-Zusammenhang denkt. Und das ist eine Zwei-Sockel-Plattform. Wahrscheinlich kommt man mit acht-Layer boards nicht aus dafür, aber das ist egal, Intels boards haben zwölf.

Im grösseren Zusammenhang neige ich zur Ansicht dass meine Barcelona-Überlegungen vor einiger Zeit die Beschreibung von Bäumen waren ohne den Wald zu sehen. Man kann's auch derber sagen. Ich hab nicht mit dem Kopf gedacht dabei. Sonst hätt mehr als Hintern und Brust von dem Geschöpf gesehen.

Das mit der Kühlung des zweiten Sockels ist belanglos, finde ich. Ob ein Lüfter oder ein Kühlkörper auf den zweiten Sockel muss spielt keine Rolle.

In bezug auf Fab25 @45nm, ich hab das Transcript des Spansion-Calls bloss überflogen. Kann sein dass man dort eine dev-line mit 45nm hat. Aber Bertrand hat klipp und klar gesagt dass der Output im letzten Quartal 110nm war.

K.

[Kleinaktionaer]

Antwort auf Beitrag Nr.: 27.340.127 von Dresdenboy am 01.02.07 09:53:21

@DDB zur TDP:
Ist diese Umstellung irgendwie an die Einführung von Throttling (oder sagen wir positiv Advanced Power Management) in AMD-Prozessoren gekoppelt? Ich weiss nicht mehr wo und wann, meine aber dazu auch etwas gelesen zu haben. Letzten Endes muss man doch dafür Sorge tragen, dass die Leistungsaufnahme des Prozessors die maximale TDP nicht überschreitet. Das zu tun, ohne dass es sofort offensichtlich wird, kann Intel schon einige Zeit (ich glaube sie fügen NOPs ein).

Gruß
KA

[BUGGI1000]

@Wörns - SPSN
Mitte 07 -> 65nm aus FAB25, Mitte 08 -> 45nm aus FAB25, SP1.

BUGGI

[Wörns]

@Calzone
Ich habe dich schon richtig verstanden, glaube ich. Vereinfacht gesagt, nimm einen K8L, ziehe die 4 Cores und die dazugehörigen L1- und L2-Caches ab. Dann verbleiben 1-3 HT Links, die Crossbar, der shared L3 Cache und der Memorycontroller. Falls man sowas neu auf dem Dice platziert, kann man natürlich den L3 deutlich erhöhen oder sogar vielleicht L4 ZRAM unterbringen. Das glaube ich aber nicht, sondern eher, dass man ursprünglich vollwertige, aber in den Cores fehlerhafte CPUs zu billigen "Bandbreitenknechten" umkonfektioniert.

@Klaus
Wenn man daraus MCPs machen wollte, müsste man extra eine eigene Plattform dafür spezifizieren mit Mainboards, die doppelt so viele Speicherbänke an einen Sockel anbinden. Daran glaube ich erstmal nicht.

Wenn man den billigen Weg eines oben beschriebenen Bandbreitenknechtes geht, ist die Frage, wie hoch der Takt gehen darf, wo man ohne die Recheneinheiten sicher noch viel Spielraum innerhalb der TDP hat. Oder umgekehrt, ob man den Knecht bei niedrigem Takt nicht sogar passiv kühlen könnte.

@Klaus
Hab grad im SPSN Board mitgelesen und in deinem Link http://www.digitimes.com/bits_chips/a20070201VL200.html entdeckt, dass FAB25 (Austin, nehme ich an) Mitte des Jahres schon 45nm ORNAND produzieren will. Kein Druckfehler? MfG

[Kpf]

Antwort auf Beitrag Nr.: 27.346.649 von Kpf am 01.02.07 14:27:21

Sockel F+ hab ich gesucht. Gefunden hab ich denselben pincount wie Sockel F, als land grid array, aber nicht aus der Primärquelle. Hat AMD das gesagt?

K.