AMD auf dem Weg zum Earnings-Crossover mit Intel (Seite 2651)

[Kpf]

Antwort auf Beitrag Nr.: 25.958.981 von Wörns am 05.12.06 17:04:36

@werner

Wenn dem nicht so ist, haben wir in der Tat ein Thoroughbred A Problem und damit eine vergleichbare Situation wie zu Anfang der P4-�ra.

Naja, damals waren die 180nm Produkte schon aufs Value degradiert. Heute hat hat man ein noch lange wettbewerbsf�higes 90nm-Sortiment im Markt. Insoweit war die Latte f�r den 65nm-node sehr hoch gelegt. Der Impact auf die Zahlen sollte bei weitem nicht dramatisch wie damals ausfallen.

K.

[BUGGI1000]

Wörns,
T-Bred A war doch eher ein Design- und nicht so sehr ein Prozess-
problem, auch wenn das schwierig zu beurteilen ist. Ich denke AMD
hat derzeit viele Projekte -> wie und wo Prioritäten setzen? Es ist
doch vielmehr so, dass der K8L vor der Türe steht, warum also
groß "G" neudesignen? Bitte nicht falsch verstehen, aber wenn ich
AMD wäre und hätte die SPECs (logischerweise haben Sie diese), dann
heisst es doch, alle MANPOWER in K8L oder splitten. Wenn Du mich
fragst, würde ich ALLES daran setzen, K8L so FRÜH WIE MÖGLICH!!! zu
bringen, auch wenn dadurch "G" leiden muss. Meine Vermutung, genau
das wird getan. Auf der anderen Seite dürfen wir nicht vergessen,
dass wir derzeit die erste Vorhut sehen. Man muss dem Prozess
wirklich ein wenig Zeit geben, obwohl ich auch lieber 4G Modelle gleich
vom Start gesehen hätte, wünsch Dir was gibt es leider nicht.
Um weiter zu spekulieren, man macht "G" fertig, damit es läuft,
widmet sich (auch parallel, logisch) verstärkt H auch macht das
fertig, um dann wieder Ressourcen in die Optimierung von G zu
stecken, der ja noch ne Weile weiterlaufen wird. Ich sehe jedoch
die OBERSTE Priorität bei H und das halte ich für vernünftig.

BUGGI

[Wörns]

Dei 90nm EEs waren doch mehr oder minder cherry-picked, insofern ist es ein Fortschritt, wenn die 65nm Prozessoren diese TDP allesamt erreichen.

Ich denke (bzw. hoffe), dass AMD sich bewusst entschieden hat, das Highend zunächst weiterhin mit dem 90nm Prozess zu bedienen, vielleicht sogar auf 200mm in FAB30, um mit dem 65nm Prozess erstmal Volumen zu schaffen.

Wenn dem nicht so ist, haben wir in der Tat ein Thoroughbred A Problem und damit eine vergleichbare Situation wie zu Anfang der P4-Ära. MfG

[BUGGI1000]

Klaus,
bist Du so naiv oder tust Du nur so?

Sieh Dir den C1E an und bedenke, das die TDP Angaben Richtwerte sind,
die nicht der Wahrheit entsprechen. Will sagen, man drückt die
neuen alle ins 65er Segment -> wie würdest Du es denn machen?
Ein neues 47er eröffnen und gleich noch 53,5467 hinterher?

Kopfschüttel

BUGGI

[Kpf]

Antwort auf Beitrag Nr.: 25.957.555 von BUGGI1000 am 05.12.06 15:49:58

@buggi

Es geht weder um Spannung noch um Gerüchte, Stefan.

Sondern um nicht mehr und nicht weniger als dass die heute vorgestellten Produkte nach AMD-Angaben mit halben Cache bei derselben Frequenz dieselbe Leistungsaufnahme wie die 90nm-Produkte haben.

K.

[Kpf]

Antwort auf Beitrag Nr.: 25.957.095 von neubiene^^^^ am 05.12.06 15:19:37

@neubiene

daher ist es einfach kaum moeglich, dass im Brisbane nur echte 65nm Technik drinsteckt.

D'accord. Das ist der eine Teil der Erklärung.

Der andere Teil (der auch die 20qmm für den F-Step erklärt wo der obige Teil offensichtlich nicht zutrifft) liegen in der Redundanz. Wenn Du Dir anschaust wie die Cachegrössen über die Produkte verteilt sind bekommst Du eine Vorstellung über die Feature-yields beim Cache. Wenn man die hochziehen will ohne den Prozess zu ändern muss man halt mehr redundante Cachelines aufs Layout nehmen. Für die Logik gilt nämliches, aber der Beitrag der Cache-Redundanz ist imo der Überwiegende.

K.

[BUGGI1000]

@Spannung
Ich denke einige lesen da wieder mehr raus als es dies wirklich
gibt. Wie schon gesagt, Intel hat beim 65er auch keine dollen
Absenkungen, ist also mehr ne Design + Prozessfrage, deshalb sind
alle Andeutungen in der Hinsicht: AMDs 65er enttäuscht eher ...

Genauso verhält es sich mit der DIE-size. Inq. zitiert AMDs NDA
Dokumente, nur steht in denen keine Zeile über mm2 drin.

BUGGI

[Kpf]

Antwort auf Beitrag Nr.: 25.956.886 von Wörns am 05.12.06 15:11:31

@werner

Ich ziele auf den Unterschied zwischen max temp und max design temp ab. Vielleicht kann's jemand vom board besser erklären was ich meine.

K.

p.s.: @amd: Die Dinge wären transparenter wenn das 30430.pdf mal wieder upgedated würde. Das letzte ist im März erschienen.
Aber vor dem Hintergrund der Specs neuer Produkte werd ich den Atem nicht anhalten bis das nächste erscheinen wird.

[neubiene^^^^]

@Kpf
Naja ich hatte bei 90->65 aehnliches wie bei 130->90 erwartet, eine fast glatte Halbierung der Die-Size. ein 130nm A64 mit 1MB L2 war etwa so gross wie ein Dual-core X2 mit 2*1MB L2 auf 90nm.
Mit dem F-Step wurde der X2 wieder etwas groesser. die 512Kb Variante lag wohl bei ca. 180mm^2, mit 65nm Tech sollten das etwa 90mm^2 ergeben, je nach dem wie gross die Sram-Zelle ist und wie gut sich manche Bereiche shrinken lassen (DDR-2 Controller/ IO-Ports ?) etwas mehr oder etwas weniger. aber 120mm^2 liegt deutlich drueber, daher ist es einfach kaum moeglich, dass im Brisbane nur echte 65nm Technik drinsteckt.
Ich habe mich schon beim F-Step gefragt woher ploetzlich die 20mm^2 mehr Dieflaeche herkommen(nur von Virtualisierungskram?). und jetzt die naechste wundersame Vergroesserung.

[Wörns]

@Klaus
Egal wie die Temperatur gemessen wird, von mir aus "sieht" der Kühler die Temperatur, ob mittels Thermometer oder Diode. Es ist natürlich die Temperatur auf der CPU gemeint und nicht irgendwo im Gehäuse oder was sonst mit design gemeint sein könnte.
Aber es geht doch nicht umgekehrt, dass die CPU, abhängig davon, welches Kühlverfahren zur Anwendung kommt, weiß, wie heiß sie werden darf. Die CPU "sieht" eben nicht, was auf ihr sitzt. Sie hat keine Diode, die fühlt, ob es sich um Luft- oder Wasserkühlung handelt. MfG