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    AMD auf dem Weg zum Earnings-Crossover mit Intel (Seite 2414)

    eröffnet am 21.04.06 19:39:20 von
    neuester Beitrag 26.03.24 12:10:10 von
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      Avatar
      schrieb am 14.02.07 12:34:47
      Beitrag Nr. 6.311 ()
      Antwort auf Beitrag Nr.: 27.684.520 von BUGGI1000 am 13.02.07 16:50:19@all:
      Bin wieder aus Kurzurlaub in der Heimat (Dreiländereck) zurück!

      @Buggi:
      Die 283mm² sind doch schon lange so bekannt. Hans de Vries hatte das nochmal genau auf dem Barcelona-Wafer vermessen. Vorher hatten wir 286-289mm².

      Gut finde ich, dass mal die schon vorhandenen 4 HT-Links hervorgehoben sind.

      Auch schön, dass der INQ nun auch von dem Clock-Gating (http://uk.theinquirer.net/?article=37574) schreibt, was bei Yager's verrufenem Artikel erstmals (nach den Patenten natürlich) durchschimmerte. (siehe http://computerworld.com/action/article.do?command=viewArtic…)

      Dänikensche Methoden bei leicht desorientierten IT-Journalisten anzuwenden, erwies sich damit als erfolgreich. ;)
      Avatar
      schrieb am 14.02.07 12:08:18
      Beitrag Nr. 6.310 ()
      Aus theinquirer: http://uk.theinquirer.net/?article=37614

      "AMD's R600 mysteries revealed...
      ...that the board you have been seeing around the web is actually a specific design which has only one customer right now. The name of that customer is Apple and it will also be available in Crossfire mode...
      ...At present, there is actually only one design for both OEM/SI and retail/AIBs, and that one is 8-pin/6-pin. You can use 6+6-pin configuration, but if you do not plug 8-pin/6-pin, the ATI Catalyst driver suite will forbid you to enter the "Overdrive Zone".
      Yes, you've read it right - the R600XTX is coming out with a legal overclocking mode, no nonsense and limiting overclocking to its partners like some other companies have. The clocks have not been set yet. Even AMD is waiting until a couple of days before the launch before it makes that decision.
      The current estimate is... ...the GPU clock will be set around 800MHz. Some say 826MHz, but we're not sure how far the Overdrive will go. We'd say not beyond 850 MHz, but that is just my personal opinion...
      ...These estimates are for the A13 revision...
      ...the board has 8/6-pin config but can be used with two 6-pin ones - in which case you'll lose the Overdrive feature and stay inside a 225W power envelope, just like Nvidia Geforce 8800GTS...



      Klingt alles sehr, sehr gut!

      Insbesondere:

      - anscheinend doch nur 225W, wenn man nicht overclockt (auch G80 braucht bei Overclocking mehr als angegeben!)

      - es wird hier von A13-Revision gesprochen. Aber wurde nicht schon öfters von A15-Revisionen gesprochen, die auch 1Ghz schaffen?

      - "freies" Overclocking ==> da dürften die Hersteller noch einiges mehr raus holen!

      - aus all dem ergäbe sich: wird auf all das Overclocking verzichtet (also mit "nur" 800Mhz), dürften auch die Kühler etwas kleiner ausfallen und man kann auf die 8pin verzichten ==> nur die XTX-Versionen werden vermutlich 8pin und >225W im Overclocking-Mode benötigen, oder?
      Avatar
      schrieb am 14.02.07 10:32:30
      Beitrag Nr. 6.309 ()
      Interessantes von Cove3 aus dem IVillage-Board: http://www.investorvillage.com/smbd.asp?mb=476&pt=msg&mn=351…

      "...the big opportunity here is to get in on the ground floor of one of the next big things, because IBM, AMD, and Sun have made some interesting announcements that bear on this.

      What they've said is that AMD's motherboard products -i.e. the successors to the Socket F stuff - will be adapted to work with IBM's Power7 CPUs. Sun hasn't said what it plans, but here's an applicable bit from a report by the register's Ashlee Vance on some related rumours:

      Our sources have also revealed that Sun Microsystems is in discussions with AMD to pursue a similar plan for its UltraSPARC and UltraSPARC T1 processors.

      "We are excited about AMD's common socket initiative because it opens up a whole new set of possibilities in systems design, but we aren't prepared to discuss any specific products using this at this time," said Sun's server chief John Fowler..."
      Avatar
      schrieb am 14.02.07 10:27:15
      Beitrag Nr. 6.308 ()
      IBM will das eDram ab dem 45nm-Prozess verwenden. Würde AMD es auch lediglich für seinen L3 verwenden, so erhielten sie vermutlich auf der Fläche des für den Shanghai geplanten 6MB-L3 in 65nm dann ca.24MB-L3 in 45nm. Shanghai schätze ich auf 320mm²-350mm². Ein auf 45nm geshrinkter Shanghai mit dann 24MB-L3 dürfte dann <250mm² werden. Damit würde dann AMD nicht nur mit den Yorkfields (12MB-L2) gleich ziehen, sondern diese gar um den Faktor 2 übertrumpfen!

      Mit Hilfe von ZRam würde man dann vermutlich gar 48MB-L3 bekommen und womöglich wäre ZRam die energie-effizientere Variante. Wie sieht es denn mit der Energieaufnahme von eDram aus?
      Avatar
      schrieb am 14.02.07 10:17:56
      Beitrag Nr. 6.307 ()
      Überlegung zu AMDs L3:

      Sehe ich mir so AMDs "expandable-L3" von Barcelona an, und lese dann diese Infos zu dem neuen eDram von IBM bzw. die Sachen über Z-Ram, dann kommt mir folgender Gedanke:

      Wieso hat AMD diese eigenartige Konzeption von 512kB-L2/Core + einen relativ kleinen gemeinsamen L3 gewählt? Damit würde auch der L3 bisher nicht mehr Kapazität/Core liefern als der schon für jedes Core vorhandene L2. An sich schon eigenartig, oder?

      Sieht man sich aber das Die an (L3 liegt schön am Rande) und berücksichtigt AMDs Betonung auf "expandable L3", so höre ich daraus nicht nur, dass man den L3 vergrößern wollte, sondern dass man vermutlich schon eingeplant haben könnte, dass man den aktuellen SRAM-based-L3 einfach bei Zeiten gar komplett gegen einen viel größeren L3 auf Basis von ZRam oder eDram tauschen könnte. Dessen Latency mag zwar etwas geringer sein, aber für so eine Konstruktion würde dann der vorgeschaltete auf SRAM basierende schnelle L2 für jedes Core erst Recht Sinn machen, der dann diesen Latency-Nachteil etwas abgangen könnte, oder?

      Diesen Gedanken äußerte auch RobertG auf SI: http://www.siliconinvestor.com/readmsg.aspx?msgid=23282497

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      schrieb am 14.02.07 10:08:14
      Beitrag Nr. 6.306 ()
      Antwort auf Beitrag Nr.: 27.695.875 von BUGGI1000 am 14.02.07 09:04:59@ BUGGI

      Ich vermute aber, dass man dies ab
      45nm einsetzen wird, also Mitte/Ende 08 bei AMD.


      Was meinst du mit "dies": Z-RAM oder den neuen DRAM?
      Avatar
      schrieb am 14.02.07 09:55:36
      Beitrag Nr. 6.305 ()
      Antwort auf Beitrag Nr.: 27.695.875 von BUGGI1000 am 14.02.07 09:04:59@Stefan & L3:

      Meines Erachtens werden wir im Highend durchaus in Zukunft bald häufiger sehr große Dice sehen: >400mm² sollten kein Problem sein, wenn davon ein Großteil L3 wäre. Vermutlich wird auch Shanghai noch in 65nm gebaut und dann wohl so um die 350mm² haben. Das Problem stellen die kritischen Strukturen dar, und solange diese nicht übermäßig zunehmen, kann man das Die auch größer machen.

      Sobald AMD endlich genug Fertigungs-Kapazitäten hat, dürften deren Dice im Highend beginnen zu wachsen => Shanghai.

      Schon aktuell sind AMDs Dice ziemlich groß: die 1MB-F-Steps dürften alle 223mm² haben und die "kleineren" 2x512kB-L2-Versionen von F-Step messen immerhin 183mm². Da aber das Ganze auf einem mehr oder weniger alten 90nm-Prozess, und damit relativ altem Equipement gemacht werden kann (schon im drittten Jahr von 90nm), dürfte selbst so ein 183mm²-Die langsam recht billig werden. Im Vergleich dazu: Intels 965er Chipsets dürften rund 135mm² Diesize haben und diese gehen zu Preisen unterhalb von Semprons weg, obwohl sie wohl ebenso teures Equipement wie AMDs aktuelle CPUs dafür benötigen dürften.

      An sich sehe ich eine neue Zeit in der Halbleiterei kommen: das schnelle Fortschreiten zu stets den neuesten, kleinsten und teuersten Prozessen dürfte sich immer weniger lohnen, weil bis auf eine Diesize-Reduktion erntet man heute kaum mehr zusätzliche Vorteile. Zudem können Features wie SOI vermutlich mehr und mehr einen Prozess "alter Generation" oft einem Shrink überlegen machen.

      Es mag sein, dass AMD in letzter Zeit jeweils erst rund ein Jahr nach Intel den neuen Node begann, dafür bekam man aber einen mit SOI überlegenen Prozess, sodass ich einen 90nm-SOI-Prozess zwischen 90nm-Bulk und 65nm-Bulk einordnen würde.

      Noch wissen wir nicht wirklich, zu was AMD/IBMs 65nm-SOI-Prozess wirklich in der Lage sein wird, aber womöglich könnte dieser gar Intels 45nm-Prozess überlegen sein. Intels heutiges frühes panikartiges Rumgeprahle mit denen 45nm-Prozess deute ich schon mal wieder wie üblich: vermutlich ist deren 65nm-Prozess schon am Rande des Möglichen, sodass Intel unbedingt etwas Neues benötigt, um mit AMDs kommenden 65nm-K8L wirklich mithalten zu können.


      Jedenfalls ist mir klar geworden:
      - Diesize ist DEFINITV nicht gleich Diesize (=ein kleineres Die eines neuen Prozesses kann leicht viel teurer sein, als ein Großes eines älteren Prozesses, selbst bei gleichem relativen Yield)
      - einen Node Vorsprung zu haben (Intel) heißt heute nicht mehr, den überlegenen Prozess zu besitzen oder "vorne" zu liegen
      Avatar
      schrieb am 14.02.07 09:04:59
      Beitrag Nr. 6.304 ()
      @eDRAM
      So dramatisch sind die Einsparungen nun auch nicht:

      "
      ...
      To put 24-36 Mbytes of memory on a chip, you would need a 600mm-squared die today. Using this technology you could put that much memory on a 300-350mm-squared die," Iyer said.
      ...
      "

      http://www.siliconinvestor.com/readmsg.aspx?msgid=23282468

      Wäre etwa 1/2 so groß wie ne normale SRAM Zelle, was schön ist,
      aber kein Vergleich zu ZRAM. Ich vermute aber, dass man dies ab
      45nm einsetzen wird, also Mitte/Ende 08 bei AMD. Sieht man sich
      den jetzigen L3 von 2MB bei AMD (kommend an), so würde bei 45nm
      bei gleicher DIE size dieser auf ca. 4MB anwachsen können, nimmt man
      eDRAM, wären dann ca. 8MB möglich. Ist zwar schwierig zu sagen,
      was in 1,5 Jahren passieren wird, aber gegenüber Intel kann man
      damit wohl schwerlich Schritt halten, die wohl 6MB L2 bei 45nm
      verwenden. Bei 4 Cores wären das ja schon 4x6MB, wobei bei ner SC
      Anwendung AMD dann potentiell L2 + bspw. 8MB L3 zur Verfügung
      stehen könnten. Aber bis dahin ...

      BUGGI
      Avatar
      schrieb am 14.02.07 08:32:36
      Beitrag Nr. 6.303 ()
      IBM hat eine DRAM Variante (mit SOI) für den Cache entwickelt, die fast gleich schnell ist wie SRAM aber dreimal weniger Platz benötigt!
      Laut dem Bericht kann AMD von dieser Entwicklung profitieren!
      Das würde dann wohl Z-RAM für den L3 verdrägen, oder was meint ihr?

      IBM claims breakthrough in memory circuitry

      IBM said its approach, based on exploiting the most widely used memory technology in a new way, could triple the data stored on a typical microprocessor with a resulting doubling of computing performance, according to the report.

      Exploiting a manufacturing technology called silicon-on-insulator, IBM has developed unusually fast DRAM circuitry for use as cache memory, The Journal said.

      Such benefits could help IBM's Power microprocessors in a performance race with chips from Intel Corp. and others, The Journal said.. IBM is a technology partner with Advanced Micro Devices Inc. , an Intel rival that could benefit from the computer maker's memory research, according to the report.
      An AMD spokesman said the company is "evaluating a number of new and emerging technologies" for cache memory, according to the report.

      http://www.marketwatch.com/news/story/ibm-claims-breakthroug…
      Avatar
      schrieb am 14.02.07 00:27:57
      Beitrag Nr. 6.302 ()
      ich nehm alles zurück. ist schon zu spät für mich. also runter auf 28 mio. man sollte einfach aufs datum schaun :yawn:
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