AMD auf dem Weg zum Earnings-Crossover mit Intel (Seite 3025)

[neubiene^^^^]

@ Wörns
in der Roadmap steht doch explizit shared L2 drin, allerdings würde ich auf die Roadmap nicht viel geben.
Es wird Imho zuviel spekuliert ohne überhaupt irgendwelche wichtigen Informationen in der Hand zu haben.

[BavarianRealist]

@ddb: "...Also rund 10x8.8 mm² inkl. Kerben, also 84 mm² 90nm SC..."

Das sieht irgendwie ganz nach E-Steps aus, oder? Sollten nicht die F-Steps aufgrund von Pacifica und DDR2-Controller im Diesize größer sein?


@UBKa: "...Nur warum kommt der Quadcore erst in der H2/2007 ? ..."

Naja, der DC war auch für Mitte bzw. Ende 2005 angekündigt und kam dann schon im April 2005.

[Wörns]

@Threadwette

Nachdem mein Dart beim letzten Schießen in die Fußleiste gegangen ist, hoffe ich, dass diesmal höchstens die Tapete in Mitleidenschaft gerät.
08Q2 400
MfG Wörns

[Wörns]

@Roadmap
Hypertransport 3 ist für 2008 angekündigt. Man kann also erwarten, dass die kommenden Prozessoren noch Hypertransport 2 haben.
Dort ist auch von Shared L3 die Rede. Also wird es wohl keinen Shared L2 Cache geben.

Shared L2 würde mich auch wundern, denn im Moment kommunizieren die DC Prozessoren zum Cache des jeweiligen WG-Genossen doch über die Crossbar, die auch den Speicherzugriff und die HT Links verwaltet. Irgendwie passt das Konzept eines Shared L2 da nicht rein, denn dann müsste die Aufgabe der Crossbar wieder unterteilt werden in L2 Zugriffe (zwischen Core und L2) und Memory und Hypertransportzugriffe (nach dem L2). MfG

[UBKa]

Quadcore Roadmap:

http://www.hkepc.com/bbs/news.php?tid=593736

Nur warum kommt der Quadcore erst in der H2/2007 ?
Das ist dann fast 1 Jahr nach Intels Vorstellung des Quadcores.
Hatte eigentlich gehofft, dass AMD die Quadcores noch vor Intel in den Handel bringen wollte.

[Dresdenboy]

@BUGGI:
ca. 34 dies vert. u. 30 horiz.
Also rund 10x8.8 mm² inkl. Kerben, also 84 mm² 90nm SC
Vom Verhältnis Cache/Core her ist es auch 512kB SC. Die 2 L1-Caches, IMC usw. sind gut erkennbar.

[BUGGI1000]

PS: IF 90nm -> Venice (BTW: Wafer aus FAB36) - imho

[BUGGI1000]

DC oder SC


BUGGI

[knykny]

@Holzwurm

The HP xw6400 (available Q3, 2006) is distinguished by what has been taken away - size, power demands, heat and noise - making this new mid-range workstation the ideal solution for space and power constrained environments. Added is new Intel® processor technology and the new Intel 5000X chipset delivering the performance you need today with the expandability and configuration flexibility for adapting to tomorrow. Focused on meeting specific customer requirements, the HP xw6400 was designed to fit under/in a financial trader desk, OEM enclosures and other small spaces. The HP xw6400 supports up to eight displays.

...

Access to the latest technology: The HP xw6400 delivers new Intel processor technology for the highest performance and the expandability you need in a mid-range personal workstation. Intel's 5000X next-generation, high-end performance chipset for Intel Xeon™ processors supports 1333 MHz dual system bus, and a 4 channel 667 MHz Fully Buffered DIMM (FBDIMM) memory subsystem providing substantial improvement in throughput over previous Intel® chipset technology.

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Strom/-Effizienz Tests sollten mit 8GB FBDIMM gemacht werden

kny

[neubiene^^^^]

@ MartinA

Codenamen nützen leider nix ohne Infos über das darunter verstandene Produkt und die Zeitdaten sind aufgrund der sich über 2 Quartale erstreckenden Infokästchen auch nix wert.

einzig der "shared" Cache beim ersten 4-core chip ist interessant. ob es sich da allerdings um L3 oder L2 handelt ist auch wieder unklar.

zum Glück dürfte es nur noch knapp 1 Monat dauern bis offizielle Infos kommen.