AMD auf dem Weg zum Earnings-Crossover mit Intel (Seite 2465)

[Kpf]

Antwort auf Beitrag Nr.: 27.347.678 von Wörns am 01.02.07 15:14:43

@Werner

in den Cores fehlerhafte CPUs zu billigen "Bandbreitenknechten" umkonfektioniert.

Das kann ich mir gut vorstellen.

MCP scheidet aus. Zuwenig Pins. Im übrigen hätt man sonst vielleicht besser gleich einen zweiten MCP aufs die genommen.

Im Hinblick auf die Plattform, ich glaub man versteht die Architektur von Barcelona viel besser wenn man sie im Torrenza-Zusammenhang denkt. Und das ist eine Zwei-Sockel-Plattform. Wahrscheinlich kommt man mit acht-Layer boards nicht aus dafür, aber das ist egal, Intels boards haben zwölf.

Im grösseren Zusammenhang neige ich zur Ansicht dass meine Barcelona-Überlegungen vor einiger Zeit die Beschreibung von Bäumen waren ohne den Wald zu sehen. Man kann's auch derber sagen. Ich hab nicht mit dem Kopf gedacht dabei. Sonst hätt mehr als Hintern und Brust von dem Geschöpf gesehen.

Das mit der Kühlung des zweiten Sockels ist belanglos, finde ich. Ob ein Lüfter oder ein Kühlkörper auf den zweiten Sockel muss spielt keine Rolle.

In bezug auf Fab25 @45nm, ich hab das Transcript des Spansion-Calls bloss überflogen. Kann sein dass man dort eine dev-line mit 45nm hat. Aber Bertrand hat klipp und klar gesagt dass der Output im letzten Quartal 110nm war.

K.

[Kleinaktionaer]

Antwort auf Beitrag Nr.: 27.340.127 von Dresdenboy am 01.02.07 09:53:21

@DDB zur TDP:
Ist diese Umstellung irgendwie an die Einführung von Throttling (oder sagen wir positiv Advanced Power Management) in AMD-Prozessoren gekoppelt? Ich weiss nicht mehr wo und wann, meine aber dazu auch etwas gelesen zu haben. Letzten Endes muss man doch dafür Sorge tragen, dass die Leistungsaufnahme des Prozessors die maximale TDP nicht überschreitet. Das zu tun, ohne dass es sofort offensichtlich wird, kann Intel schon einige Zeit (ich glaube sie fügen NOPs ein).

Gruß
KA

[BUGGI1000]

@Wörns - SPSN
Mitte 07 -> 65nm aus FAB25, Mitte 08 -> 45nm aus FAB25, SP1.

BUGGI

[Wörns]

@Calzone
Ich habe dich schon richtig verstanden, glaube ich. Vereinfacht gesagt, nimm einen K8L, ziehe die 4 Cores und die dazugehörigen L1- und L2-Caches ab. Dann verbleiben 1-3 HT Links, die Crossbar, der shared L3 Cache und der Memorycontroller. Falls man sowas neu auf dem Dice platziert, kann man natürlich den L3 deutlich erhöhen oder sogar vielleicht L4 ZRAM unterbringen. Das glaube ich aber nicht, sondern eher, dass man ursprünglich vollwertige, aber in den Cores fehlerhafte CPUs zu billigen "Bandbreitenknechten" umkonfektioniert.

@Klaus
Wenn man daraus MCPs machen wollte, müsste man extra eine eigene Plattform dafür spezifizieren mit Mainboards, die doppelt so viele Speicherbänke an einen Sockel anbinden. Daran glaube ich erstmal nicht.

Wenn man den billigen Weg eines oben beschriebenen Bandbreitenknechtes geht, ist die Frage, wie hoch der Takt gehen darf, wo man ohne die Recheneinheiten sicher noch viel Spielraum innerhalb der TDP hat. Oder umgekehrt, ob man den Knecht bei niedrigem Takt nicht sogar passiv kühlen könnte.

@Klaus
Hab grad im SPSN Board mitgelesen und in deinem Link http://www.digitimes.com/bits_chips/a20070201VL200.html entdeckt, dass FAB25 (Austin, nehme ich an) Mitte des Jahres schon 45nm ORNAND produzieren will. Kein Druckfehler? MfG

[Kpf]

Antwort auf Beitrag Nr.: 27.346.649 von Kpf am 01.02.07 14:27:21

Sockel F+ hab ich gesucht. Gefunden hab ich denselben pincount wie Sockel F, als land grid array, aber nicht aus der Primärquelle. Hat AMD das gesagt?

K.

[Kpf]

Antwort auf Beitrag Nr.: 27.346.326 von Kpf am 01.02.07 14:10:34

@Matthias
Speziell würde mich interessieren ob es Deines Erachtens aus der Sicht dieser Lösung Gründe gibt die Barcelonas interne Cache-Hierarchie (L3-Cache) nahelegen würde. Es wäre denkbar dass es der missing link wäre mit der man die Architektur eigentlich erst versteht.

Nochmal zum MCP. Hat dieser Sockel F+ die zusätzlichen 2xx Pins mehr die eine solche Lösung bräuchte?

K.

[Kpf]

Antwort auf Beitrag Nr.: 27.296.288 von Dresdenboy am 30.01.07 15:11:53

@Matthias

Ich bezog mich auf eine alte Idee (hier im Board zu Anfangszeiten des Opteron aufgetaucht), dass man die DRAM-Bandbreite u. -Menge durch solche in 940er u. neuere Sockel erhöhen könnte, ohne dafür eine teure 2x/8x CPU zu kaufen. Das wäre dann die Verwendung der Dies ohne arbeitende CPU-Cores.

Die physikalische HT-Verbindung ließe sich sicher auch ohne Die nur im Package verdrahten.

In bezug auf das letzte, das wäre dann ein MCM. Das ginge. Den Torrenza-Socket braucht man dann nicht dafür. Klingt interessant. Wie stellst Du Dir die Memory-Hierarchie eines solchen Systems vor?
Oder steht was im Patentantrag darüber drin?

K.

[Kpf]

Antwort auf Beitrag Nr.: 27.345.521 von neubiene^^^^ am 01.02.07 13:33:21

@neubiene

Sockel und Chip zur selben Zeit, denke ich. Volumen dieses Jahr erscheint mir optimistisch. Nicht nur wegen Henri's Fehlleistung.

K.

[neubiene^^^^]

@ Kpf
naja zumindest das dritte Quartal dürfte für AMD noch angenehm sein, wenn 85% der Produktion noch Tulsa sein sollen und im 4. Quartal dürfte AMD im Serverbereich schon nahezu komplett auf Barcelon umgestiegen sein, insbesondere im 4S Bereich.
dementsprechend kommts dann eben drauf an wie gut Barcelona bei den Servern nun wirklich ist. Wann kommt denn eigentlich Socket F+ ?
beim Start von Barcelona, oder später? HT-3.0 dürfte ja auch noch nen kleinen Schub bringen bei 4-way Servern.

[Kpf]

http://www.digitimes.com/mobos/a20070201PD214.html

Wird AMDs Servergeschäft im zweiten Halbjahr nicht grade einfacher machen. Aber das klang ja schon im CC an.

K.